基于FPGA的数据高度复用的神经网络加速器

一种基于FPGA的数据高度复用的神经网络加速器，包括：用于控制片上与片外存储的通信和数据传递的DDR控制模块、用于排列输入的特征图与权重的输入数据匹配模块、密集计算单元模块、用于将计算后的输出数据按照下一层输入所需要的顺序排列的数据整理模块和全连接层模块，以及与数据整理模块相连的输出特征图缓存器、与输入数据匹配模块相连的权重缓存器和输入特征图缓存器，本发明利用FPGA实现深度神经神经网络，考虑网络的并行性，高度复用数据，减少数据搬移，提高运算性能。